Premio Outstanding Paper Award alla RTAS 2026 per una ricerca sull’accelerazione predicibile di reti neurali profonde
Un importante riconoscimento internazionale per la ricerca della Scuola Superiore Sant’Anna arriva dalla 32ª edizione della IEEE Real-Time and Embedded Technology and Applications Symposium (RTAS 2026), tra le principali conferenze scientifiche a livello mondiale dedicate ai sistemi embedded e alle applicazioni con vincoli temporali, svoltasi a Saint-Malo (Francia) dal 12 al 14 maggio 2026.
RTAS rappresenta un forum di riferimento per la comunità scientifica internazionale impegnata nello sviluppo di sistemi “time-critical”, ovvero sistemi in cui correttezza e affidabilità dipendono anche dal rispetto di precise scadenze temporali. La conferenza accoglie contributi su metodologie, strumenti, algoritmi e innovazioni hardware e software per la progettazione, implementazione e verifica di sistemi con requisiti temporali stringenti.
In questo contesto, il paper intitolato “Time-Predictable Acceleration of Deep Neural Networks on FPGA SoCs with Multi-Core DPUs” ha ricevuto l’Outstanding Paper Award, riconoscimento riservato ai contributi di maggiore qualità e impatto scientifico.
Lo studio è firmato da Federico Aromolo, Niko Salamini, Jacopo Del Granchio, Alessandro Biondi, Mauro Marinoni e Giorgio Buttazzo, docenti e ricercatori del laboratorio ReTiS (Real-Time Systems Laboratory) dell’Istituto TeCIP (Telecomunicazioni, Informatica e Fotonica) della Scuola Superiore Sant’Anna.
La ricerca affronta una delle principali sfide nell’integrazione dell’intelligenza artificiale nei sistemi cyber-fisici critici: garantire che le reti neurali profonde possano operare nel rispetto di vincoli temporali stringenti e prevedibili. Applicazioni come i veicoli autonomi, la robotica industriale e i dispositivi medicali richiedono infatti non solo elevate prestazioni computazionali, ma anche la capacità di assicurare tempi di risposta certi.
Il lavoro propone un framework innovativo che permette alle reti neurali di operare con tempi di risposta prevedibili su piattaforme basate su FPGA (Field-Programmable Gate Array), dispositivi hardware riconfigurabili particolarmente adatti a questo tipo di applicazioni, utilizzando DPU (Deep Learning Processing Units) come acceleratori dedicati all’elaborazione dell’intelligenza artificiale. L’approccio combina tecniche per controllare e ottimizzare l’accesso alla memoria con metodi avanzati di pianificazione delle operazioni nei sistemi real-time, consentendo così di garantire in modo rigoroso i tempi di esecuzione richiesti, senza rinunciare a elevate prestazioni e a un uso efficiente dell’energia.
I risultati dimostrano come architetture multi-core basate su DPU, ovvero sistemi che utilizzano più unità di elaborazione dedicate all’intelligenza artificiale in grado di lavorare in parallelo, possano rappresentare una soluzione efficace per coniugare alte prestazioni nell’inferenza di modelli di intelligenza artificiale con la prevedibilità temporale richiesta nei sistemi mission-critical. Le tecniche sviluppate contribuiscono così a rendere più sicura e affidabile l’integrazione dell’AI in ambiti applicativi di nuova generazione, dall’automotive all’industria, dalla robotica all’aerospazio.
